對于130nm以下的納米技術，IC制造商發現在生產的早期階段實際良率遠小于期望值(圖1)，超過60%的設計需要重新制作整個掩膜才能達到可接受的良率和性能指標。傳統方法對提高現代工藝下的良率更是無能為力，因為與傳統工藝相關的良率問題不再是引起當前良率問題的主要原因(圖2)。而且，傳統的DFM方法只依賴于對下游效應的精確估計。在納米工藝節點上，制造和光刻問題對硅片性能有著深遠的影響，需要有關制造效應的高度精確信息才能確保可靠的預測值。
芯片制造商以前都是通過一系列針對特殊工藝和制造的設計規則與版圖設計師交流有關制造效應的數據。只要遵循這些規則，半導體公司就能預期得到標稱的良率水平。為了適應工藝的變化，制造商需要在設計規則中建立足夠的保護帶(guard-band)，因此這種設計無法發揮制造工藝的全部潛能，也無法實現最大的性能指標。
今天，先進的工藝大大地改善了復雜性和設計規則。現在制造商大大地增加了必要的設計規則，這些規則有一系列的可選的、但是又推薦采用的規則，設計師利用這些規則可以發揮最新工藝技術的更大潛能。然而，物理版圖和亞波長光刻與芯片平整效應之間越來越多的交互作用，將顯著影響良率提升和最大良率水平。在這種狀況下，成功的IC開發很大程度上依賴于設計師對這些制造效應影響的精確預測能力，最新的措施是采用復雜的建模方法提供優化性能與良率所需的高精確數據。
圖1：由于越來越嚴重的制造效應，納米技術的實際良率已經無法達到期望的水平。
圖2：隨著向納米技術的發展，影響良率的因素向開發流程的上游轉移。
光刻效應
對于納米工藝技術來說，由于存在波長衍射效應，因此光罩(photomask)形狀不能精確地轉移到晶圓上。傳統的刻線增強技術(RET)方法，如光接近校正(OPC)和相移掩膜(PSM)方法有助于保持精確的形狀，減小片上線寬變化(ACLV)和芯片之間的參數變化。OPC一般用于預補償線末段縮短、拐角圓滑，并修正邊緣布局錯誤或特征參數偏差，而PSM則用來將光源分割成兩個相位，以避免產生干涉圖，提高晶圓上的圖像分辨率。
雖然在較早的技術中，只有一層或兩層掩膜層需要OPC，但在130nm設計中制造商需要對三分之二以上的層應用OPC，90nm時基本上所有層都要應用OPC。但是，不加選擇地對這些層中所有結構應用OPC會顯著增加物理數據庫的復雜度，極大地增加工具運行時間，延遲產品上批量的時間。然而，隨著設計鏈中了解光刻工序的工具的增加，設計師可以通過高亮顯示難以印刷的版圖圖案來盡量減少指定層上所需的OPC數量。
利用像Virtuoso RET Suite這樣的新型工具，納米IC設計師創建的版圖更不容易受引起良率下降的光刻問題和光刻工藝變化的影響，并且更容易使用分辨率增強技術進行改善。在這些工具的幫助下，設計師可以利用亞波長失真效應的精確模型，了解到版圖結構如何顯現在硅片中。另外，通過修改版圖消除各種形狀的高難組合，工程師可以將OPC專用于設計的特定區域，從而有助于減少OPC的運行時間。隨著這些工具發展到設計鏈的更上游，半導體公司將能減少OPC要求，生產出最低復雜性的掩膜，從而降低產品成本，同時提高器件性能和硅片良率。
在這種新方法的核心部分，工藝模型文件(PMF)需要將光刻和工藝信息加入到設計流程中，由制造商的工藝和設計集成團隊創建的PMF可以促進制造數據向上游工具的轉移。使用先進的加密技術，PMF還能安全地將機密制造數據和關鍵約束進行封裝提供給上游用戶，同時給用戶提供關于下游工作對設計性能和良率影響的準確意識。這樣一來，版圖設計師不用成為光刻工藝專家就能創建光刻友好的設計，而下游制造工程師可以在分辨率增強處理方面優化時間和投資，以獲得可接受的良率。
預測CMP的影響
除了光刻以外，先進制造技術在其它方面對設計性能的影響也越來越大。例如，CMP可以顯著地改變連線的電氣特性，從而導致與性能相關或功能相關的良率問題。由于銅線比周圍的絕緣電介質要軟，成組的走線緊挨在一起會形成偏軟區域，在這種區域中CMP對走線的腐蝕均勻性要比銅較少的相鄰區域差。這種厚度的變化將引起整個芯片中互連線電阻和電容的變化，從而導致同一層或跨越多層的等長關鍵路徑出現不同的寄生時延。對納米技術來說，這種互連時延變化會嚴重限制設計師依靠時序仿真精確預測硅片性能的能力。
為了減小CMP效應，制造商會插入"虛擬的"(dummy)金屬填充物，或使用走線槽(wire-slotting)法平均整個芯片的銅密度。而設計師則需要有關CMP效應的精確數據來精確預測金屬密度對信號線阻抗的影響，以及耦合對走線電容的影響。復雜的物理建模方法可以用來精確地預測芯片上任何網絡或區域的銅和氧化物厚度。
設計師可以利用這種基于模型的方法從版圖中提取實際的電阻和電容值，而不用再依賴于帶保守性保護帶的傳統技術文件。而且，這種方法還允許工程師無需實際加工晶圓的條件下，通過仿真各種類型的虛擬填充物的厚度圖檢查各種虛擬特性。
靈活的建模和設計優化
制造對設計目標影響程度的日益提高迫切需要設計師在設計早期階段就考慮制造性問題。同時，用于版圖設計和芯片優化的物理設計工具需要準確地理解制造效應和設計意圖，以便在性能和良率之間取得最佳平衡(圖3)。最近的物理設計工具(如Cadence的Chip Optimizer)利用了先進的建模方法來確定并實現最優解決方案，同時在詳細版圖階段提供高準確度的芯片性能預測。例如，Chip Optimizer可以使用三維空間優化方法優化幾何形狀和物理空間。因為這種方法了解制造約束，版圖設計師可以在所需的精確配置和位置中定位各種形狀和優化互連拓撲，以滿足制造和良率目標，同時預測下游的電氣效應。
圖3：先進的物理設計工具開始能夠利用設計和先進制造約束優化設計。
這種靈活的建模方法是具有制造意識的最新IC設計方法和復雜的開發流程的關鍵要素。過去，關注工具性能和周轉(turn-around)時間的傳統意識限制了傳統IC物理設計工具，只能簡單地了解互連和工藝規則。例如，工程師以往在對設計進行性能方面的修改時，缺乏這些修改對電氣性能影響的可靠數據。
最新方法可以確保工程師有“足夠的”數據來高效地達成他們的目標。在這種方法中，物理設計可以利用改進模型提供所需的數據，同時保持快速的周轉時間。如果后面出現問題時，工程師可以利用對同一個模型更詳細的了解，提供用于分析特定問題和修補局部特定設計區域所需的數據。采用這種自適應提取方法，IC設計師可以獲得有關下游制造工藝的足夠信息，從而不僅使設計能夠進行制造，而且還能實現先進工藝技術的全部潛能。
